SK하이닉스가 데이터를 저장하는 셀 면적을 줄이고 트랜지스터 스위치 역할을 하는 게이트를 수직으로 세우는 방식으로 D램 미세공정 한계를 돌파하기로 했다.

SK하이닉스는 일본 교토에서 8일부터 12일까지 진행되는 ‘IEEE VLSI 심포지엄 2025’에서 이 같은 내용의 차세대 D램 기술 로드맵을 발표했다고 10일 밝혔다.

IEEE VLSI 심포지엄은 반도체 회로 및 공정 기술 분야에서 세계 최고 권위를 인정받는 학술대회로 매년 미국과 일본에서 번갈아 개최된다.

차선용 SK하이닉스 미래기술연구원장(CTO)은 10일 행사 3일차 기조연설에서 ‘지속가능한 미래를 위한 D램 기술의 혁신 주도’를 주제로 발표를 진행했다.

차 CTO는 “현재의 미세 공정은 점차 성능과 용량을 개선하기 어려운 국면에 접어들고 있다”며 “이를 극복하기 위해 10나노 이하에서 구조와 소재, 구성 요소의 혁신을 바탕으로 ‘포에프스퀘어(4F²) 버티컬게이트(VG)’ 플랫폼과 ‘3D D램’ 기술을 준비해 기술적 한계를 돌파하겠다”고 밝혔다.

D램은 셀 단위로 데이터를 저장한다. 이 셀 하나가 차지하는 면적을 에프스퀘어(F²)라고 표현한다. F는 반도체의 최소 선폭을 뜻한다. 이에 4F²란 한 개의 셀이 2F x 2F 면적을 차지한다는 의미로 한 칩 안에 더 많은 셀을 넣기 위한 고집적 기술이다.

VG는 D램에서 트랜지스터의 스위치 역할을 하는 게이트(Gate)를 수직으로 세우고 그 주위를 채널이 감싸고 있는 구조를 말한다. 기존에는 게이트가 채널 위에 수평으로 눕혀져 있는 평면구조였다.

SK하이닉스는 “현재 사용되는 D램은 6F² 셀이 일반적”이라며 “4F² 셀과 함께 회로부를 셀 영역 아래로 배치하는 웨이퍼 본딩 기술을 적용하면 셀 효율은 물론 전기적 특성까지 개선되는 효과를 기대할 수 있다”고 설명했다.

차 CTO는 4F² VG와 함께 3D D램도 차세대 D램 기술의 핵심 축으로 제시했다. 업계에서는 이 기술의 제조 비용이 적층수에 비례해 증가할 수 있다는 관측이 있지만 회사는 기술 혁신을 통해 이를 극복하고 경쟁력을 확보하겠다는 방침을 밝혔다.

고성수 기자 ssgo@naeil.com