삼성전자와 TSMC가 2나노 공정 경쟁을 벌이고 있지만 실제 반도체 성능을 좌우하는 트랜지스터의 물리적 한계는 여전히 명확히 규명되지 않았다. KAIST 연구진이 원자 수준 계산을 통해 트랜지스터를 어디까지 작게 만들 수 있는지 예측하는 기술을 개발했다.

KAIST(총장 이광형)는 전기및전자공학부 김용훈 교수 연구팀이 트랜지스터의 성능 저하 원인과 미세화 한계를 분석할 수 있는 전산 설계 플랫폼을 구축했다고 14일 밝혔다.

트랜지스터는 전류를 켜고 끄는 초소형 스위치로 반도체 칩의 연산 성능과 전력 효율을 결정하는 핵심 부품이다. 업계는 성능 향상을 위해 트랜지스터 크기를 지속적으로 줄여왔지만 일정 수준 이하에서는 전자가 장벽을 통과하는 양자터널링 현상 때문에 전류 제어가 어려워진다. 차세대 반도체 개발에서는 이 한계를 정확히 파악하는 것이 핵심 과제로 꼽힌다.

연구팀은 실험 데이터에 의존하지 않고 물질의 특성을 계산하는 제1원리 계산 기법을 활용해 금속 전극과 반도체 접촉부에서 발생하는 양자 현상을 분석했다. 이를 바탕으로 접촉저항과 전류 누설 한계를 예측할 수 있는 계산 플랫폼을 개발했다.

연구진은 이 기술을 차세대 반도체 후보 물질인 이황화몰리브덴(MoS₂) 기반 소자에 적용했다. 분석 결과 금속 전극의 종류와 접촉 구조에 따라 전자의 침투 깊이와 전류 제어 성능이 달라지는 것으로 나타났다.

특히 전자가 새어 나와 소자 동작에 영향을 주기 시작하는 임계 터널링 길이를 4나노미터(nm) 이하까지 줄일 수 있는 설계 조건을 확인했다. 트랜지스터의 미세화 한계가 고정된 값이 아니라 소재와 구조 설계에 따라 달라질 수 있음을 보여준 결과다.

연구팀은 이번 기술이 실제 반도체 제작 이전 단계에서 최적 설계 조건과 성능 한계를 미리 검증할 수 있게 해 차세대 초미세 AI 반도체 개발 과정의 시행착오와 비용을 줄이는 데 도움이 될 것으로 기대하고 있다.

김용훈 교수는 “이번 연구는 차세대 트랜지스터의 미세화 한계를 판단할 새로운 물리적 기준을 제시했다는 점에서 의미가 있다”며 “실험으로 확인하기 어려운 10나노미터 이하 영역의 양자 현상을 계산으로 분석해 차세대 반도체 설계에 활용할 수 있는 길을 열었다”고 말했다.

김태형 박사가 제1저자로 참여한 이번 연구는 계산재료과학 분야 국제학술지 ‘네이처 파트너 저널 npj Computational Materials’에 5월 28일 자 온라인판에 게재됐다. 연구는 한국연구재단 중견연구자 지원사업 등의 지원을 받아 수행됐다.